[OrCAD] Design Rule Check (디자인 룰 체크)

 회로를 설계하고 나면 확인을 위해 룰 체크를 하게 된다. 디자인 룰 체크는 설계된 회로도의 오류를 체크하는 기능이다. 간단하게는 레퍼런스나 배선 오류 등을 체크하는데 사용된다.

 디자인 룰을 설정해 놓으면 그 룰에 따라 체크를 하는데 솔직히 내가 여지껏 사용하면서 룰을 따로 변경하면서 사용해 본 적은 없는 것 같다. 뭐 설정을 잘 해놓고 사용하면 되긴 하겠지만 그냥 기본적인 설정이 되있는 상태 정도로도 개략적인 오류를 체크할 수 있다.

 솔직히 내가 추천하기로는 그냥 기본으로 설정되어 있는 룰로 체크만 해 사용하는걸 추천한다. 그것만으로도 치명적인 오류를 잡아낼 수 있다.

 이게 설정을 너무 빡세게 해 놓으면 그릴때 피곤하다. 정확한 룰에 의해 그리지 않으면 오류 투성이가 되기 때문에 오히려 설계에 방해가 될 수 있다. 솔직히 내가 여지껏 만난 사람들 중에서 이거 지키면서 그리는 사람 본적이 없긴 하다.

 여튼 간단히 설정해서 사용하는 방법만 설명해 보겠다. 

 Scope와 Mode, Action은 위와 같이 설정한다. 기본이고 'Create DRC markers for warnings'만 체크하면 기본 설정은 완료된다. 이 설정은 warning도 도면에 표시하는 것으로 Error 뿐만 아니라 warning도 수정해야 한다.

 만약 에러나 워닝이 없다면 .drc 파일이 생성되고 위의 오른쪽과 같이 나오고 session log에도 아래와 같이 나온다. 만약 에러시에는 메시지나 나오고 도면에도 에러 표시가 생긴다. 

 여기서 발생된 에러 또는 워닝이 모두 없어질 때까지 수정과 DRC를 반복하여 없게 만든다. 물론 이 에러 및 워닝은 회로 설계에 대한 에러 또는 워닝이기 때문에 차후 PCB 전환을 위한 Netlist 생성에 대한 에러는 Netlist를 생성할 때 확인이 되고 PCB 전환으로 발생하는 에러와 워닝은 PCB를 전환할 때 발생한다. 즉, 현재 발생하는 에러는 간단한 회로의 그림에 대한 오류 체크라고 보면 쉽게 이해할 수 있다.

 여튼 반드시 DRC로 인해 발생된 에러 또는 워닝을 클리어 하고 넘어가도록 한다.